M多數(shù)SAR ADC 都提供獨立的數(shù)字I/O 電源輸入（VIO 或VDRIVE），后者決定接口的工作電壓和邏輯兼容性。此引腳應與主機接口（MCU、DSP 或FPGA）電源具有相同的電壓。數(shù)字輸入一般應在DGND − 0.3 V 與VIO + 0.3 V 之間，以避免違反絕對最大額定值。須在VIO 引腳與DGND 之間連接走線短的去耦電容。

 

采用多個電源的ADC 可能擁有明確的上電序列。應用筆記 AN-932《電源時序控制》為這些ADC 電源的設計提供了良好的參考。為了避免正向偏置ESD 二極管，避免數(shù)字內核加電時處于未知狀態(tài)，要在接口電路前打開I/O 電源。模擬電源通常在I/O電源之前加電，但并非所有ADC 均是如此。請參閱并遵循數(shù)據(jù)手冊中的內容，確保序列正確。

 

啟動期間的數(shù)字I/O 狀態(tài)
 

為了確保初始化正確無誤，有些SAR ADC 要求處于某些邏輯狀態(tài)或序列，以實現(xiàn)復位、待機或關斷等數(shù)字功能。在所有電源都穩(wěn)定之后，應施加指定脈沖或組合，以確保ADC 啟動時的狀態(tài)符合預期。例如，一個高脈沖在RESET 上持續(xù)至少50 ns，這是配置 AD7606 以使其在上電后能正常運行所必須具備的條件。

 

在所有電源均完全建立之前，不得切換數(shù)字引腳。對于SAR ADC，轉換開始引腳CNVST 可能對噪聲敏感。在圖1 所示示例中，當AVCC、DVCC 和VDRIVE 仍在上升時，主機cPLD 拉高CNVST。這可能使 AD7367 進入未知狀態(tài)，因此，在電源完全建立之前，主機應使 CNVST 保持低電平。

 

圖1. 在電源上升時拉高 CNVST 可能導致未知狀態(tài)。

 

數(shù)字接口時序
 

轉換完成之后，主機可以通過串行或并行接口讀取數(shù)據(jù)。為了正確讀取數(shù)據(jù)，須遵循特定的時序策略，比如，SPI 總線需要采用哪種模式等。不得違反數(shù)字接口時序規(guī)范，尤其是ADC 和主機的建立和保持時間。最大比特率取決于整個循環(huán)，而不僅僅是最小額定時鐘周期。圖2 和下列等式展示了如何計算建立和保持時間裕量。主機把時鐘發(fā)送至ADC 并讀取ADC 輸出的數(shù)據(jù)。

 

圖2. 建立和保持時序裕量

 

tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN

 

tCYCLE : 時鐘周期 = 1/fCLOCK

 

tJITTER: 時鐘抖動

 

tSETUP: 主機建立時間

 

tHOLD: 主機保持時間

 

tPROP_DATA: 從ADC 到主機的傳輸線路的數(shù)據(jù)傳播延遲

 

tPROP_CLK: 從主機到ADC 的傳輸線路的數(shù)據(jù)傳播延遲

 

tDRV: 時鐘上升/下降沿后的數(shù)據(jù)輸出有效時間

 

tMARGIN: Margin time, ≥ 裕量時間大于等于0 表示達到建立時間或保持時間要 求，小于0 表示未達到建立時間或保持時間要求。

主機建立時間裕量

 

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

建立時間等式以最大系統(tǒng)延遲項定義最小時鐘周期時間或最大頻率。要達到時序規(guī)格，必須大于等于0。提高周期（降低時鐘頻率）以解決系統(tǒng)延遲過大問題。對于緩沖器、電平轉換器、隔離器或總線上的其他額外元件，把額外延遲加入tPROP_CLK 和tPROP_DATA。

 

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持時間等式規(guī)定了最小系統(tǒng)延遲要求，以避免因違反保持時間要求而出現(xiàn)邏輯錯誤。要達到時序規(guī)格，必須大于等于0。

 

ADI 公司帶SPI 接口的許多SAR ADC 都是從 CS 或CNV 的下降沿為MSB 提供時鐘信號，剩余的數(shù)據(jù)位則跟隨SCLK 的下降沿，如圖3 所示。在讀取MSB 數(shù)據(jù)時，要使用等式中的tEN 而非tDRV。

 

圖3. AD7980 3 線 CS 模式下的SPI 時序。

 

因此，除了最大時鐘速率以外，數(shù)字接口的最大工作速率也取決于建立時間、保持時間、數(shù)據(jù)輸出有效時間、傳播延遲和時鐘抖動。

 

在圖4 中，DSP 主機訪問 AD7980 處于3 線 CS 模式下，其中，VIO = 3.3 V。DSP 鎖存SCLK 下降沿上的SDO 信號。DSP 的額定最小建立時間為5 ns，最小保持時間為2 ns。對于典型的FR-4PCB 板，傳播延遲約為180 ps/in。緩沖器的傳播延遲為5 ns。CNV、SCLK 和SDO 的總傳播延遲為

 

tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

 

tJITTER = 1 ns. 主機SCLK 的工作頻率為30 MHz，因此， tCYCLE = 33 ns.

 

tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

 

tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立時間和保持時間裕量均為正，因此，SPI SCLK 可以在30 MHz 下工作。

 

圖4. DSP 和AD7980 之間的數(shù)字接口

 

數(shù)字信號質量
 

數(shù)字信號完整性（包括時序和信號質量）確保：在額定電壓下接收信號；不相互干擾；不損壞其他器件；不污染電磁頻譜。信號質量由多個項定義，如圖5 所示。本部分將介紹過沖、振鈴、反射和串擾。

 

圖5. 常用信號質量規(guī)格

 

反射是阻抗不匹配導致的結果。當信號沿著走線傳播時，每個接口處的瞬時阻抗都不相同。部分信號會反射回去，部分信號會繼續(xù)沿著線路傳播。反射可能在接收器端產生過沖、欠沖、振鈴和非單調性時鐘邊沿

 

過沖和欠沖可能損壞輸入保護電路，或者縮短IC 的使用壽命。圖6 所示為 AD7606 的絕對最大額定值。數(shù)字輸入電壓應在–0.3 V 和VDRIVE + 0.3 V 之間。另外，如果振鈴高于最大VIL 或小于最小VIH 可能導致邏輯誤差。

 

圖6. AD7606 的絕對最大額定值

 

 

盡量縮短走線的長度

控制走線的特性阻抗

消除分支

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