【導(dǎo)讀】影響ADC性能的第一個(gè)挑戰(zhàn)是集成。MCU將緊挨著設(shè)計(jì)完美的ADC?？焖匍_(kāi)關(guān)MCU會(huì)將開(kāi)關(guān)噪聲和接地反彈引入ADC電路。向任何有經(jīng)驗(yàn)的模擬設(shè)計(jì)師詢問(wèn)影響板級(jí)模擬性能的電路布局問(wèn)題，他會(huì)告訴你任何莎士比亞戲劇相媲美的悲劇故事。現(xiàn)在想象一下，電路板尺寸減小到IC的面積，問(wèn)題變得難以解決。時(shí)鐘同步和管理技術(shù)可用于將這些影響降至最低，但外設(shè)和異步事件的相互作用仍會(huì)影響ADC性能。
在我們的 例子 中， 客戶 將 12 位 分辨 ADC 與 MCU 集成 用于 其 測(cè)試 系統(tǒng)， 他們認(rèn)為 該 ADC 將 提供 滿足 系統(tǒng) 要求 所需 的 性能。集成是功能的最佳朋友。集成允許向設(shè)備添加更多功能，從而減小系統(tǒng)尺寸和成本。但集成的敵人是性能。在客戶選擇的MCU中，MCU集成了30多種功能，ADC就是其中之一。必須在單芯片中容納如此多的功能意味著要管理性能方面的妥協(xié)。
集成如何影響性能？讓我們來(lái)看看導(dǎo)致ADC性能下降的四個(gè)因素：集成本身、測(cè)試能力、溫度變化和工藝技術(shù)。
集成
影響ADC性能的第一個(gè)挑戰(zhàn)是集成。MCU將緊挨著設(shè)計(jì)完美的ADC?？焖匍_(kāi)關(guān)MCU會(huì)將開(kāi)關(guān)噪聲和接地反彈引入ADC電路。向任何有經(jīng)驗(yàn)的模擬設(shè)計(jì)師詢問(wèn)影響板級(jí)模擬性能的電路布局問(wèn)題，他會(huì)告訴你任何莎士比亞戲劇相媲美的悲劇故事?，F(xiàn)在想象一下，電路板尺寸減小到IC的面積，問(wèn)題變得難以解決。時(shí)鐘同步和管理技術(shù)可用于將這些影響降至最低，但外設(shè)和異步事件的相互作用仍會(huì)影響ADC性能。
測(cè)試能力
第二個(gè)挑戰(zhàn)是測(cè)試能力。微控制器（MCU）是數(shù)字設(shè)備，因此，它們使用數(shù)字測(cè)試向量在數(shù)字測(cè)試平臺(tái)上進(jìn)行測(cè)試。數(shù)字測(cè)試解決方案針對(duì)最短的測(cè)試時(shí)間進(jìn)行了優(yōu)化，可在最短的時(shí)間內(nèi)通過(guò)測(cè)試獲得最多的單元。這些測(cè)試 平臺(tái) 通常 具有 有限 的 低 性能 模擬 測(cè)試 能力。這就是為什么微控制器上的模擬外設(shè)規(guī)格要么“通過(guò)設(shè)計(jì)保證”，要么“通過(guò)表征保證”。這些測(cè)試儀通常只能測(cè)試模擬功能或模擬功能，他們沒(méi)有測(cè)試模擬性能的能力 - 模擬性能如何執(zhí)行其功能。此外，測(cè)試儀的性能限制限制了ADC的性能規(guī)格。如果測(cè)試儀僅具有 1 kSPS 12 位功能，則無(wú)法測(cè)試指定為 100 MSPS 8 位 ADC 性能的器件。此外， 將 模擬 測(cè)試 功能 添加 到 數(shù)字 測(cè)試 平臺(tái) 上 需要 測(cè)試 成本 增加 一個(gè) 數(shù)量 級(jí)，從而 相應(yīng) 增加 設(shè)備 成本。
溫度變化
第三個(gè)挑戰(zhàn)是模擬性能的最大敵人之一——溫度。在一個(gè)完美的世界里，室外溫度總是72°F，電子設(shè)備總是在25°C下工作，但兩者都不會(huì)發(fā)生。隨著電子設(shè)備靠近傳感器，電子設(shè)備的工作溫度會(huì)發(fā)生變化，在某些情況下變化超過(guò)100°C。 這種溫度變化會(huì)對(duì)電子電路產(chǎn)生負(fù)面影響，尤其是模擬電路。想象一下，如果您設(shè)計(jì)了完美的ADC，然后在它旁邊添加一個(gè)溫度源。現(xiàn)在想象一下，溫度源是變化的，有時(shí)是熱的，有時(shí)是暖的。這會(huì)嚴(yán)重破壞您的ADC性能。這正是ADC旁邊的MCU正在做的事情。從高速有功功率（熱）到待機(jī)、睡眠或休眠（不太熱），為了在這種環(huán)境中獲得可預(yù)測(cè)的性能，需要添加溫度補(bǔ)償電路。這將增加尺寸和成本，而與MCU集成的ADC通常不會(huì)沉迷于這種奢侈。
工藝技術(shù)
第四個(gè)挑戰(zhàn)是工藝技術(shù)。由于集成ADC的器件的主要功能是MCU，因此所使用的工藝技術(shù)是MCU友好的工藝是有道理的。畢竟，客戶需要為MCU付費(fèi)，而ADC只是一個(gè)外設(shè)，因此僅針對(duì)設(shè)備上的外設(shè)選擇優(yōu)化的工藝是沒(méi)有意義的。
MCU通常采用較小的幾何形狀工藝設(shè)計(jì)，可提供良好的數(shù)字密度和高速晶體管。對(duì)ADC的好處是，使用這樣的過(guò)程將減小ADC的尺寸。小幾何尺寸工藝可能會(huì)減小ADC的尺寸，但由于工藝成本大幅增加，ADC的總成本實(shí)際上可能會(huì)增加。然而，較高的芯片成本被較低的測(cè)試成本所抵消。
此外，通過(guò)限制工藝中可用元件的尺寸，ADC噪聲會(huì)增加，特別是熱噪聲或kT/C噪聲。ADC設(shè)計(jì)中使用較大的電容來(lái)降低熱噪聲，這是較小幾何形狀工藝的重要設(shè)計(jì)約束。事實(shí)上，在更小的幾何尺寸上實(shí)現(xiàn)模擬性能所需的組件在幾何上更具挑戰(zhàn)性。此外，較小幾何形狀的電容器會(huì)引入泄漏、非線性和匹配問(wèn)題，這些問(wèn)題不像在較大幾何形狀過(guò)程中那樣受到控制。晶體管也是如此。這種缺乏控制最終將導(dǎo)致制造過(guò)程變化，這將表現(xiàn)為ADC性能的參數(shù)變化。
較小幾何工藝的另一個(gè)挑戰(zhàn)是1/f噪聲。1/f 噪聲在低頻時(shí)占主導(dǎo)地位，與直流相比大約降低 1/SQRT（頻率）。在較高頻率下，白噪聲開(kāi)始主導(dǎo)1/f噪聲，稱為轉(zhuǎn)折頻率，如圖1所示。（劇透預(yù)警！如果要通過(guò)使用數(shù)字補(bǔ)償技術(shù)（如平均或過(guò)采樣）來(lái)提高性能，則需要確保僅對(duì)包含白噪聲而不是 1/f 噪聲的值進(jìn)行采樣。較小的幾何工藝與較大的幾何工藝相比，拐角頻率偏移更高 – 明顯更高。這正是數(shù)字濾波技術(shù)（如平均或過(guò)采樣）不能提高具有高1/f轉(zhuǎn)折頻率的系統(tǒng)性能的原因，事實(shí)上，在某些情況下，數(shù)字濾波技術(shù)會(huì)降低系統(tǒng)性能。從本質(zhì)上講，無(wú)論ADC設(shè)計(jì)有多好，過(guò)程的局限性最終將決定ADC可實(shí)現(xiàn)的性能。
這些影響因素如何影響ADC性能并最終影響系統(tǒng)性能？
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