【導讀】本文概述與內置基準電壓源、模擬輸出、數字輸入和時鐘驅動器的DAC接口電路相關的一些重要問題。由于ADC也需要基準電壓源和時鐘，因此本文中與這些主題相關的大多數概念同樣適用于ADC。
DAC基準電壓
越來越多的人簡單地將DAC視作具有數字輸入和一個模擬輸出的器件。但模擬輸出取決于 是否存在稱為基準電壓源的模擬輸入，且基準電壓源的精度幾乎始終是DAC絕對精度的限 制因素。在匹配基準電壓源和數據轉換器時，基準電壓源向導（Voltage Reference Wizard）等 設計工具非常有用。如需獲取這些工具及其它，請訪問ADI公司網站的設計中心（Design Center）部分。
有些ADC和DAC內置基準電壓源，而有些則沒有。有些ADC使用電源作為基準電壓源。 不幸的是，與ADC/DAC基準電壓源相關的標準是少之又少。有些情況下，內置基準電壓 源的轉換器通?？梢酝ㄟ^以更為精密和穩(wěn)定的外部基準電壓源覆蓋或替換內部基準電壓源 來提高直流精度。其它情況下，通過使用外部低噪聲基準電壓源，也可以改善高分辨率 ADC的無噪聲碼分辨率。
各種各樣的ADC和DAC以各種各樣的方式支持使用外部基準電壓源來替代內部基準電壓源。圖1所示為一些常見配置（但顯然并不是全部）。
圖1A所示為需要外部基準電壓源的轉 換器。通常建議在ADC/DAC REF IN引腳附近添加合適的去耦電容?；鶞孰妷涸磾祿謨?中通常指定了合適的電容值。另外，基準電壓源在使用必要的容性負載時保持穩(wěn)定是非常 重要的。
圖1B所示為內置基準電壓源的轉換器，其中基準電壓源也引出到器件上的某個引腳。這 樣，只要負載不超過額定值，就可以在電路中的其它位置上使用該器件。另外，還要在轉 換器引腳附近放置電容。如果內置基準電壓源可以通過引腳輸出來供外部使用，ADC或 DAC數據手冊上通常會指定其精度、穩(wěn)定性和溫度系數。
如果是要在電路中的其它位置上使用基準輸出，則必須嚴格遵守與扇出和負載相關的數據 手冊規(guī)格。此外，必須小心地進行基準輸出布線，從而最大程度地減少噪聲拾取。很多情 況下，應直接在REF OUT引腳處連接合適的運算放大器緩沖器，然后再扇出至電路的各種 其它部分。
圖1C所示為采用內部或外部基準電壓源但需要額外封裝引腳的轉換器。如果使用的是內 部基準電壓源（如圖1C），REF OUT只需外部連接到REF IN并根據需要進行去耦。
如果使用 的是外部基準電壓源（如圖1D），REF OUT保持懸空，且外部基準電壓源經過去耦后施加于 REF IN引腳。這種配置相當靈活，可使用相同的基準電壓源來驅動類似的ADC或DAC， 從而實現(xiàn)器件之間的良好跟蹤性能。
圖1E所示為使用單個封裝引腳以外部基準電壓源來覆蓋驅動內部基準電壓源的配置。電阻 R的值通常為數kΩ，因此允許通過將低阻抗外部基準電壓源連接到REF OUT/IN引腳來覆 蓋驅動內部基準電壓源。圖1F顯示的是如何連接外部基準電壓源來覆蓋內部基準電壓源。
圖1所示的配置并不是ADC和DAC基準電壓源的唯一配置；欲了解有關選項、扇出和去耦 等的詳細信息，請查閱相關的數據手冊。
雖然基準電壓源元件本身可以是帶隙型、嵌入式齊納型或XFET™型，但實際上所有基準電 壓源都具有某種類型的輸出緩沖器運算放大器。運算放大器將基準電壓源元件與輸出端隔 離開來并還提供驅動功能。不過，這種運算放大器必須遵守與運算放大器穩(wěn)定性相關的一 般通則，而這就是基準電壓源去耦話題與本文討論相關的原因所在。
注意，ADC或DAC的基準電壓輸入與ADC的模擬輸入相似，因為內部轉換過程可以在該 引腳處注入瞬態(tài)電流。這就要求進行充分去耦來穩(wěn)定基準電壓。添加此類去耦功能可能導 致某些類型的基準電壓源中出現(xiàn)不穩(wěn)定，具體取決于輸出運算放大器設計。當然，基準電 壓源數據手冊可能并不會給出輸出運算放大器的任何詳細信息，而這在一定程度上讓設計 人員陷入兩難境地，擔心是否能夠保持穩(wěn)定且不會產生瞬態(tài)誤差。很多情況下，ADC或 DAC數據手冊將會推薦合適的外部基準電壓源和建議的去耦網絡。
設計良好的基準電壓源可以在采用重容性去耦時保持穩(wěn)定。不幸的是，有些基準電壓源并 不能做到這點，并且電容越大，瞬態(tài)響鈴振蕩量實際上會增加。由于轉換器幾乎都需要一 定的本地去耦，因此此類基準電壓源在數據轉換器應用中實際上毫無用處。
基準電壓源和數據轉換器之間可以添加合適的運算放大器緩沖器。不過，有很多品質良好 的基準電壓源可以在使用輸出電容時保持穩(wěn)定。數據轉換器應用中應當選擇這種類型的基 準電壓源，而不是進一步提高運算放大器的復雜性和成本。
DAC模擬輸出考慮因素
DAC的模擬輸出可能是電壓或電流。兩者情況下，可能都需要知道輸出阻抗。如果對電壓 輸出進行了緩沖，則輸出阻抗將很低。而電流輸出和未緩沖的電壓輸出將存在較高阻抗， 并還可能具有電抗性分量以及純粹的電阻性分量。在有些DAC架構的輸出結構中，輸出阻 抗與DAC上的數字碼字成函數關系，這點應會在數據手冊中明確注明。
理論上，電流輸出應當連接到電阻為零歐姆的地電位。在實際應用中，該輸出將采用非零 阻抗和電壓。“順從性”標題下只是定義了該輸出可耐受的電壓偏差大小，端接電流輸出 DAC時應當注意到此項技術規(guī)格。
適合視頻、RF或IF應用的大多數高速DAC具有電流輸出，旨在直接驅動源和負載端接電 纜。例如，20-mA電流輸出DAC可以在25-Ω負載（相當于50-Ω源和負載端接電纜的直流電 阻）上產生0.5 V的電壓。大多數情況下，單電源高速CMOS DAC具有至少+1 V的正輸出順 從電壓和數百毫伏的負輸出順從電壓。
很多情況下（如TxDAC®系列），同時支持真正電流輸出和互補電流輸出。差分輸出可以直 接驅動變壓器的初級繞組，并且通過將輸出繞組的一側接地，可以在次級繞組處產生單端 信號。與簡單地從DAC電流輸出之一直接獲取輸出信號并將其它輸出接地相比，這種方法 通?？梢栽诟哳l率下獲得更佳失真性能。
現(xiàn)代電流輸出DAC通常具有數個差分輸出，以便實現(xiàn)高共模抑制并減少偶數階失真產物。 常見的滿量程輸出電壓范圍為2 mA至30 mA。
在許多應用中，需要將DAC的差分輸出轉換成適合驅動同軸線路的單端信號。只要無需低 頻響應，那么通過RF變壓器便可輕松地實現(xiàn)這點。圖2所示為這種方法的典型示例。DAC 的高阻抗電流輸出與50 Ω電阻差分端接，從而將變壓器的源阻抗定義為50 Ω。
所得到的差分電壓驅動1:1 RF變壓器的初級繞組，從而在次級繞組的輸出端產生單端電 壓。50 Ω LC濾波器的輸出與50 Ω負載電阻RL相匹配，進而最終產生1 Vp-p的輸出電壓。
變壓器不僅用于將差分輸出轉換成單端信號，而且還將DAC的輸出與LC濾波器的抗性負 載隔離開來，因而可以改善整體失真性能。
需要低至DC的頻率響應時，可以連接運算放大器作為差分轉單端轉換器來獲取單端輸 出。 在圖3中，運算放大器AD8055用于實現(xiàn)高帶寬和低失真。電流輸出DAC驅動平衡的 25 Ω阻性負載，從而在各輸出端產生0至+0.5 V的錯相電壓。這項技術用于代替直接I/V轉 換，從而防止高壓擺率DAC電流導致放大器過載和引入失真。必須小心地處理使DAC輸 出電壓位于其順從電壓額定值范圍之內。
AD8055的增益配置為2，以最終產生2 V p-p且以地電壓為基準的單端輸出電壓。注意，由 于輸出信號擺幅高于/低于地，因此需要采用雙電源運算放大器。
CFILTER電容構成具有50 Ω等效差分輸出阻抗的差分濾波器。此濾波器可減少運算放大器的 任何壓擺率型失真，而該濾波器的最佳截止頻率是憑經驗來確定的，旨在獲得最佳整體失 真性能。
只要運算放大器的共模電壓設為中間電源電壓（+2.5 V），則圖3中的電路經過改良后可以采 用單電源供電。具體如圖4所示，其中使用的是運算放大器AD8061。輸出電壓為2 Vp-p且 以共模電壓+2.5 V為中心。此共模電壓可以使用電阻分壓器從+5 V電源產生，或直接從 +2.5 V基準電壓源產生。如果使用+5 V電源來提供共模電壓，則必須進行深度去耦，以免 放大電源噪聲。
單端電流電壓轉換
通過使用單個運算放大器作為I/V轉換器，便可輕松執(zhí)行單端電流電壓轉換，如圖5所 示。AD768的10 mA滿量程DAC電流輸出可以在200 Ω RF電阻上產生0至+2 V的輸出電 壓。
通過驅動AD8055運算放大器的虛擬地，可以最大程度地減少因DAC輸出阻抗中的非線性 而導致的任何失真。實際上，這種類型的DAC大多數都使用I/V轉換器進行過工廠調整。
但是應注意，與差分工作模式相比，以這種方式使用DAC的單端輸出時，共模抑制性能將 下降，且2階失真產物將增加。
CF反饋電容應當進行優(yōu)化，以在電路中實現(xiàn)最佳脈沖響應。圖中給出的等式僅供參考。
基于R-2R的電流輸出DAC的輸出阻抗與碼字有關，因此其輸出必須驅動運算放大器的虛 擬地，以便維持線性。16/14位DAC AD5545/AD5555都是此種架構的很好范例。圖6所示為 一種合適的接口電路，其中ADR03用作2.5 V基準電壓源，而AD8628斬波穩(wěn)定運算放大器 用作輸出I/V轉換器。
外部2.5 V基準電壓源決定滿量程輸出電流0.5 mA。注意，5 kΩ反饋電阻包含在DAC內，且 無需外部電阻，即可增加溫度穩(wěn)定性。因此，運算放大器的滿量程輸出電壓為–2.5 V。CF 反饋電容補償DAC輸出阻抗，因此應當選擇來優(yōu)化脈沖響應，起點通常為20 pF。
差分電流轉差分電壓轉換
如果要求從電流輸出DAC獲得緩沖差分電壓輸出，則可以使用AD813x系列差分放大器， 如圖7所示。
DAC輸出電流首先流過25 Ω電阻而轉換成電壓。接著，使用AD8138將電壓放大5倍。這 項技術用于代替直接I/V轉換，從而防止高壓擺率DAC電流導致放大器過載和引入失真。 必須小心地處理使DAC輸出電壓位于其順從電壓額定值范圍之內。
AD8138的VOCM輸入可用于設置AD8138規(guī)格范圍內的最終輸出共模電壓。通過添加一 對75 Ω串聯(lián)輸出電阻，將允許驅動傳輸線路。
DAC數據輸入考慮因素
最早的單芯片DAC幾乎不包含邏輯電路，且數字輸入必須維持并行數據，才能維持數字 輸出。而今，幾乎所有DAC都會被鎖存，且只需向其中寫入數據，而不用去維持。有些 器件甚至具有非易失性鎖存器并可在關斷時記住設置。
DAC輸入結構存在無數變化形式，本文將不一一介紹，但幾乎所有都稱為“雙緩沖”。栓 緩沖DAC具有兩組鎖存器。數據最初鎖存在第一級中，然后傳輸到第二級，如圖8所示。 這種配置非常有用，具體有以下幾種原因。
首先，其允許以多種不同方式將數據輸入DAC。如果DAC沒有鎖存器或具有一個鎖存 器，則必須以并行方式同時加載所有位，否則其加載期間的輸出可能會與其實際內容或 目標內容完全不同。然而，雙緩沖DAC可以加載并行數據、串行數據、4位或8位字或任 何其它內容，并且在新數據加載完成且DAC收到更新指令之前，輸出不會受到影響。
雙緩沖DAC的另一項優(yōu)勢在于，通過以并行方式驅動所有開關并以DAC輸出數據速率更 新單個鎖存器，可以最大程度地減少各個開關之間的時間偏斜。這樣可以最大程度地減 少毛刺脈沖并改善失真性能。
雙緩沖結構的第三項優(yōu)勢是可以同步更新多個DAC。數據依次載入各DAC的第一級，當 一切就緒之后，即會同時更新所有DAC的輸出緩沖器。在許多DAC應用中，數個DAC的 輸出必須同時變化，而通過雙緩沖結構可以非常輕松地實現(xiàn)這點。
早期的單芯片高分辨率DAC大多數具有并行或字節(jié)寬數據端口，并且往往連接到并行數 據總線和地址解碼器，然后作為極小的只寫存儲器由微控制器進行尋址。（有些并行DAC 并不是只能寫入內容，而且還可以進行讀取；這點對于一些應用來說非常方便，但并不 是非常常見。）DAC連接到數據總線時，總線的邏輯噪聲容易容性耦合到模擬輸出，因此 而今許多DAC采用串行數據結構。這類結構更不容易受到上述噪聲的影響（因為涉及到的 噪聲引腳更少）且使用的引腳更少，因此占用的電路板空間也更少；在與現(xiàn)代微控制器（大 多數具有串行數據端口）搭配使用時，這類結構通常更為方便。此類串行DAC有些（但并 非全部）具有數據輸出和數據輸入，因此數個DAC可以串聯(lián)連接，而數據則通過單個數據 端口逐個輸入所有這些器件。這種配置通常稱為“菊花鏈”。
串行DAC支持語音頻帶和語音頻率更新速率。例如，以192 kSPS速率更新的24位數字音頻 要求串行端口傳輸速率至少達到24 &TImes; 192 kSPS = 46.08 MSPS，而CMOS邏輯可以輕松處理 該速率。不過，涉及到更新速率時，由于所需的串行數據傳輸速率過高，因此必須采用 并行DAC。
當并行數據速率超過約100 MSPS時，由于不太可能會產生CMOS邏輯電平以上的瞬變干 擾，因此通常使用低電平電流模式差分邏輯（PECL、較低級別的PECL或LVDS等）（見圖 9）。這樣可幫助最大程度地減少因碼相關毛刺而產生的失真。例如，AD9734/AD9735/ AD9736 DAC系列采用1.2 GSPS并接受LVDS輸入邏輯電平。片上包含特殊電路，以確保 輸入數據相對于DAC時鐘具有正確時序
DAC時鐘考慮因素
ADC寬帶孔徑抖動tj、轉換器SNR和滿量程正弦波模擬輸入頻率 f之間的關系如下：
這種關系同樣適用于重構DAC。該等式假定使用的是理想ADC/DAC，其中唯一誤差源是 時鐘抖動。SNR測量的帶寬為奈奎斯特帶寬DC至f c /2，其中f c 是DAC更新速率。注意，等 式1還假定采用的是滿量程正弦波輸出。因抖動而產生的誤差與輸出信號的壓擺率成比 例，即正弦波幅度越小且壓擺率相應越小，所產生的SNR值就越大（相對于滿量程）。
應注意，等式1中的t j 是采樣時鐘抖動t jc和ADC內部孔徑抖動t ja兩者相加；這兩個術語并不 相關，因此是在方和根（rss）基礎上相加的：
另一方面，高速重構DAC并未內置采樣保持放大器，因此沒有內部孔徑抖動規(guī)格。雖然 DAC存在內部時鐘抖動分量，但由于主要抖動源是外部時鐘抖動， 通常并不測量或指定 該分量。
圖10繪制出了等式1的曲線圖并以圖形形式顯示了各種滿量程模擬輸出頻率抖動如何導致 SNR下降（注意，此處假定tj包含所有抖動源，包括內部DAC抖動）。例如，如果70 MHz IF 輸出頻率需要維持12位SNR （74 dB），時鐘抖動必須小于0.45 ps（見等式1）。
有效位數（ENOB）和信納比（SINAD）之間存在非常有用的關系， 具體如下：
圖10左側垂直軸上的SNR值已經使用等式4轉換成右側垂直軸上的ENOB值。
為了顯示這些抖動值的重要性，請考慮與一組邏輯門相關的均方根（RMS）抖動典型值，如 圖11所示。74LS00、74HCT00和74ACT00的值都是采用參考文獻1第5章所述的方法以高 性能ADC（孔徑抖動小于0.2-ps rms）測得的，其中抖動是從因多個相同門串聯(lián)而導致的FFT SNR降低計算得出的。然后，通過除以串聯(lián)門總數的平方根，便可計算出單個門所造成 的抖動。制造商給出了MC100EL16和NBSG16的抖動數據。
圖12顯示的是與圖10相同的數據，但其中針對各種分辨率要求繪制出與模擬輸出頻率成 函數關系的最大允許抖動。根據最大輸出頻率和ENOB中所需分辨率來選擇采樣時鐘發(fā)生 器類型，應以此圖片作為大概準則。具有標準VCO的PLL方法就是產生采樣時鐘的一種 不錯方式，其中均方根（RMS）抖動要求大約為1 ps或以上。不過，亞皮秒抖動要求采用基 于VCXO的PLL或專用低噪聲晶體振蕩器。“教程MT-008”介紹了如何將振蕩器相位噪聲轉 換成抖動。
這部分介紹了假設抖動僅由內部DAC抖動和外部時鐘抖動組成時SNR上的抖動效應。不 過，無論DAC或采樣時鐘振蕩器的規(guī)格如何，不當的布局、接地和去耦技術可造成額外 的時鐘抖動，進而顯著降低動態(tài)性能。
若將采樣時鐘信號與具有噪聲的數字信號并行布線，肯定會因雜散耦合而導致性能下 降。實際上，若將來自并行輸出ADC的高速數據耦合到采樣時鐘，不僅會導致噪聲增 加，而且還可能造成額外的諧波失真，因為數字輸出瞬態(tài)電流包含的能量與信號有關。
